Note: Bits [31:24] are reserved, and must be kept at reset value.
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Note: Bits [31:24] are reserved, and must be kept at reset value.
Note: Bits 7, 6 and 4 of this register can be written in initialization mode only (RTC_ISR/INITF = 1).
◆ RTC_CR_ADD1H
#define RTC_CR_ADD1H (1<<16) |
◆ RTC_CR_ALRAE
#define RTC_CR_ALRAE (1<<8) |
◆ RTC_CR_ALRAIE
#define RTC_CR_ALRAIE (1<<12) |
◆ RTC_CR_ALRBE
#define RTC_CR_ALRBE (1<<9) |
◆ RTC_CR_ALRBIE
#define RTC_CR_ALRBIE (1<<13) |
◆ RTC_CR_BKP
#define RTC_CR_BKP (1<<18) |
◆ RTC_CR_BYPSHAD
#define RTC_CR_BYPSHAD (1<<5) |
◆ RTC_CR_COE
#define RTC_CR_COE (1<<23) |
◆ RTC_CR_COSEL
#define RTC_CR_COSEL (1<<19) |
◆ RTC_CR_DCE
#define RTC_CR_DCE (1<<7) |
◆ RTC_CR_FMT
#define RTC_CR_FMT (1<<6) |
◆ RTC_CR_OSEL_MASK
#define RTC_CR_OSEL_MASK (0x3) |
◆ RTC_CR_OSEL_SHIFT
#define RTC_CR_OSEL_SHIFT 21 |
◆ RTC_CR_POL
#define RTC_CR_POL (1<<20) |
◆ RTC_CR_REFCKON
#define RTC_CR_REFCKON (1<<4) |
◆ RTC_CR_SUB1H
#define RTC_CR_SUB1H (1<<17) |
◆ RTC_CR_TSE
#define RTC_CR_TSE (1<<11) |
◆ RTC_CR_TSEDGE
#define RTC_CR_TSEDGE (1<<3) |
◆ RTC_CR_TSIE
#define RTC_CR_TSIE (1<<15) |
◆ RTC_CR_WUCLKSEL_MASK
#define RTC_CR_WUCLKSEL_MASK (0x7) |
◆ RTC_CR_WUCLKSEL_RTC_DIV16
#define RTC_CR_WUCLKSEL_RTC_DIV16 (0x0) |
◆ RTC_CR_WUCLKSEL_RTC_DIV2
#define RTC_CR_WUCLKSEL_RTC_DIV2 (0x3) |
◆ RTC_CR_WUCLKSEL_RTC_DIV4
#define RTC_CR_WUCLKSEL_RTC_DIV4 (0x2) |
◆ RTC_CR_WUCLKSEL_RTC_DIV8
#define RTC_CR_WUCLKSEL_RTC_DIV8 (0x1) |
◆ RTC_CR_WUCLKSEL_SHIFT
#define RTC_CR_WUCLKSEL_SHIFT (0) |
◆ RTC_CR_WUCLKSEL_SPRE
#define RTC_CR_WUCLKSEL_SPRE (0x4) |
◆ RTC_CR_WUCLKSEL_SPRE_216
#define RTC_CR_WUCLKSEL_SPRE_216 (0x6) |
◆ RTC_CR_WUTE
#define RTC_CR_WUTE (1<<10) |
◆ RTC_CR_WUTIE
#define RTC_CR_WUTIE (1<<14) |