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#define | FLASH_BASE (0x08000000U) |
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#define | PERIPH_BASE (0x40000000U) |
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#define | INFO_BASE (0x1fff0000U) |
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#define | PERIPH_BASE_APB1 (0x40000000U) |
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#define | PERIPH_BASE_APB2 (0x40010000U) |
|
#define | PERIPH_BASE_AHB1 (0x40020000U) |
|
#define | PERIPH_BASE_IOPORT (0x48000000U) |
|
#define | PERIPH_BASE_AHB2 (0x50000000U) |
|
#define | FMC1_BANK_BASE (0x60000000U) |
|
#define | FMC3_BANK_BASE (0x80000000U) |
|
#define | QUADSPI_BANK_BASE (0x90000000U) |
|
#define | TIM2_BASE (PERIPH_BASE_APB1 + 0x0000) |
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#define | TIM3_BASE (PERIPH_BASE_APB1 + 0x0400) |
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#define | TIM4_BASE (PERIPH_BASE_APB1 + 0x0800) |
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#define | TIM5_BASE (PERIPH_BASE_APB1 + 0x0c00) |
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#define | TIM6_BASE (PERIPH_BASE_APB1 + 0x1000) |
|
#define | TIM7_BASE (PERIPH_BASE_APB1 + 0x1400) |
|
#define | CRS_BASE (PERIPH_BASE_APB1 + 0x2000) |
|
#define | TAMP_BASE (PERIPH_BASE_APB1 + 0x2400) |
|
#define | RTC_BASE (PERIPH_BASE_APB1 + 0x2800) |
|
#define | WWDG_BASE (PERIPH_BASE_APB1 + 0x2c00) |
|
#define | IWDG_BASE (PERIPH_BASE_APB1 + 0x3000) |
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#define | SPI2_BASE (PERIPH_BASE_APB1 + 0x3800) |
|
#define | SPI3_BASE (PERIPH_BASE_APB1 + 0x3c00) |
|
#define | USART2_BASE (PERIPH_BASE_APB1 + 0x4400) |
|
#define | USART3_BASE (PERIPH_BASE_APB1 + 0x4800) |
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#define | UART4_BASE (PERIPH_BASE_APB1 + 0x4C00) |
|
#define | UART5_BASE (PERIPH_BASE_APB1 + 0x5000) |
|
#define | I2C1_BASE (PERIPH_BASE_APB1 + 0x5400) |
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#define | I2C2_BASE (PERIPH_BASE_APB1 + 0x5800) |
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#define | USB_DEV_FS_BASE (PERIPH_BASE_APB1 + 0x5c00) |
|
#define | USB_PMA_BASE (PERIPH_BASE_APB1 + 0x6000) |
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#define | FDCAN1_BASE (PERIPH_BASE_APB1 + 0x6400) |
|
#define | FDCAN2_BASE (PERIPH_BASE_APB1 + 0x6800) |
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#define | FDCAN3_BASE (PERIPH_BASE_APB1 + 0x6c00) |
|
#define | POWER_CONTROL_BASE (PERIPH_BASE_APB1 + 0x7000) |
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#define | I2C3_BASE (PERIPH_BASE_APB1 + 0x7800) |
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#define | LPTIM1_BASE (PERIPH_BASE_APB1 + 0x7c00) |
|
#define | LPUART1_BASE (PERIPH_BASE_APB1 + 0x8000) |
|
#define | I2C4_BASE (PERIPH_BASE_APB1 + 0x8400) |
|
#define | UCPD1_BASE (PERIPH_BASE_APB1 + 0xA000) |
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#define | FDCAN1_RAM_BASE (PERIPH_BASE_APB1 + 0xA400) |
|
#define | FDCAN2_RAM_BASE (PERIPH_BASE_APB1 + 0xA800) |
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#define | FDCAN3_RAM_BASE (PERIPH_BASE_APB1 + 0xAc00) |
|
#define | SYSCFG_BASE (PERIPH_BASE_APB2 + 0x0000) |
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#define | VREFBUF_BASE (PERIPH_BASE_APB2 + 0x0030) |
|
#define | COMP_BASE (PERIPH_BASE_APB2 + 0x0200) |
|
#define | OPAMP_BASE (PERIPH_BASE_APB2 + 0x0300) |
|
#define | EXTI_BASE (PERIPH_BASE_APB2 + 0x0400) |
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#define | TIM1_BASE (PERIPH_BASE_APB2 + 0x2c00) |
|
#define | SPI1_BASE (PERIPH_BASE_APB2 + 0x3000) |
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#define | TIM8_BASE (PERIPH_BASE_APB2 + 0x3400) |
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#define | USART1_BASE (PERIPH_BASE_APB2 + 0x3800) |
|
#define | SPI4_BASE (PERIPH_BASE_APB2 + 0x3c00) |
|
#define | TIM15_BASE (PERIPH_BASE_APB2 + 0x4000) |
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#define | TIM16_BASE (PERIPH_BASE_APB2 + 0x4400) |
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#define | TIM17_BASE (PERIPH_BASE_APB2 + 0x4800) |
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#define | TIM20_BASE (PERIPH_BASE_APB2 + 0x5000) |
|
#define | SAI1_BASE (PERIPH_BASE_APB2 + 0x5400) |
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#define | HRTIM_BASE (PERIPH_BASE_APB2 + 0x6800) |
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#define | DMA1_BASE (PERIPH_BASE_AHB1 + 0x0000) |
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#define | DMA2_BASE (PERIPH_BASE_AHB1 + 0x0400) |
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#define | DMAMUX_BASE (PERIPH_BASE_AHB1 + 0x0800) |
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#define | CORDIC_BASE (PERIPH_BASE_AHB1 + 0x0c00) |
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#define | RCC_BASE (PERIPH_BASE_AHB1 + 0x1000) |
|
#define | FMAC_BASE (PERIPH_BASE_AHB1 + 0x1400) |
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#define | FLASH_MEM_INTERFACE_BASE (PERIPH_BASE_AHB1 + 0x2000) |
|
#define | CRC_BASE (PERIPH_BASE_AHB1 + 0x3000) |
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#define | GPIO_PORT_A_BASE (PERIPH_BASE_IOPORT + 0x0000) |
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#define | GPIO_PORT_B_BASE (PERIPH_BASE_IOPORT + 0x0400) |
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#define | GPIO_PORT_C_BASE (PERIPH_BASE_IOPORT + 0x0800) |
|
#define | GPIO_PORT_D_BASE (PERIPH_BASE_IOPORT + 0x0c00) |
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#define | GPIO_PORT_E_BASE (PERIPH_BASE_IOPORT + 0x1000) |
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#define | GPIO_PORT_F_BASE (PERIPH_BASE_IOPORT + 0x1400) |
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#define | GPIO_PORT_G_BASE (PERIPH_BASE_IOPORT + 0x1800) |
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#define | ADC1_BASE (PERIPH_BASE_AHB2 + 0x0000) |
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#define | ADC2_BASE (ADC1_BASE + 0x0100) |
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#define | ADC3_BASE (PERIPH_BASE_AHB2 + 0x0400) |
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#define | ADC4_BASE (ADC3_BASE + 0x0100) |
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#define | ADC5_BASE (ADC3_BASE + 0x0200) |
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#define | DAC1_BASE (PERIPH_BASE_AHB2 + 0x0800) |
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#define | DAC2_BASE (PERIPH_BASE_AHB2 + 0x0c00) |
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#define | DAC3_BASE (PERIPH_BASE_AHB2 + 0x1000) |
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#define | DAC4_BASE (PERIPH_BASE_AHB2 + 0x1400) |
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#define | AES_BASE (PERIPH_BASE_AHB2 + 0x60000) |
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#define | RNG_BASE (PERIPH_BASE_AHB2 + 0x60800) |
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#define | FMC_BASE (0xa0000000U) |
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#define | QUADSPI_BASE (0xa0001000U) |
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#define | DBGMCU_BASE (PPBI_BASE + 0x42000) |
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#define | DESIG_FLASH_SIZE_BASE (INFO_BASE + 0x75e0) |
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#define | DESIG_UNIQUE_ID_BASE (INFO_BASE + 0x7590) |
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#define | DESIG_UNIQUE_ID0 MMIO32(DESIG_UNIQUE_ID_BASE) |
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#define | DESIG_UNIQUE_ID1 MMIO32(DESIG_UNIQUE_ID_BASE + 4) |
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#define | DESIG_UNIQUE_ID2 MMIO32(DESIG_UNIQUE_ID_BASE + 8) |
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#define | DESIG_PACKAGE MMIO16((INFO_BASE + 0x7500)) |
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#define | ST_VREFINT_CAL MMIO16((INFO_BASE + 0x75aa)) |
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#define | ST_TSENSE_CAL1_30C MMIO16((INFO_BASE + 0x75a8)) |
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#define | ST_TSENSE_CAL2_110C MMIO16((INFO_BASE + 0x75ca)) |
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